参考：《Contraining Designs for Synthesis and Timing Analysis》 3.8 On-Chip Variation
我们知道建立关系：
t
l
a
u
n
c
h
+
t
c
l
k
2
q
+
t
C
1
+
t
s
e
t
u
p
<
t
c
a
p
t
u
r
e
+
t
c
y
c
l
e
t_{launch} + t_{clk2q} + t_{C1} + t_{setup}< t_{capture} + t_{cycle}
tlaunch+tclk2q+tC1+tsetupB->F1.clk)按最慢的路径来考虑，而(A->C->D->F2.clk)按最快路径来考虑。
保持关系：
t
l
a
u
n
c
h
+
t
c
l
k
2
q
+
t
C
1
<
t
c
a
p
t
u
r
e
+
t
h
o
l
d
t_{launch} + t_{clk2q} + t_{C1} < t_{capture} + t_{hold}
tlaunch+tclk2q+tC1B->F1.clk)按最快的路径来考虑，而(A->C->D->F2.clk)按最慢路径来考虑。
片上变化（On-Chip Variation，OCV）：对同一 network 的不同段进行的这种差异处理，可以覆盖到同一芯片不同部分上的任何变化情况。这种差异处理被称为片上变化。
这种片上变化减小了 STA 的裕量，因为时钟网络有一段路径是共用的，这段路径延迟应该认为是相等的。
所以有的工具会将片上变化应用到整段时钟网络（包括公用部分），然后通过修正因子来补偿公共段中考虑的延迟差异。
相关术语：时钟网络悲观效应降低（clock network pessimism reduction）或时钟树悲观效应降低（clock tree pessimism reduction）
