Verilog：HDLBits刷题-for循环、全加器

前言

这是我第二次刷HDLBits的题，第一次是刚接触FPGA时，为了快速入门Verilog，第一次刷题跟着B站视频刷的，但是现在发现没有很大的用处，个人感觉还是有一点Verilog基础后，再来刷HDLBits会好一点，虽然很多人说这上面的题都很简单，但是还是值得刷一遍，里面几乎涵盖了Verilog的所有常用语法，并且还可以尝试用不同方法解同一道题。

代码

以下是我写的每道题的代码和思路

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注意：

1. for循环
2. 全加器、减法器

// 使用三目运算找出最小值
module top_module (
    input [7:0] a, b, c, d,
    output [7:0] min);

    assign min = (((((a