FPGA：单比特跨时钟域、多比特跨时钟域（更新中）

前言

之前在亚稳态和异步FIFO中就有提到跨时钟域，一直没有单独写一篇跨时钟域的笔记

正文 一、什么是跨时钟域

从字面意思理解，跨了2个不同的时钟域，那势必会出现一个问题，从时钟域A过来的信号难以满足时钟域B中触发器的建立时间和保持时间，就会造成亚稳态问题，并且在跨时钟域中，还需要区分跨时钟域的信号是单比特还是多比特，是从快时钟域到慢时钟域，还是从慢时钟域到快时钟域，对于上述不同的类型，有不同的解决方法

二、跨时钟的分类

注：快时钟快时钟域

使用同步器的方法来处理跨时钟域问题，通常同步器只需要2个触发器即可；注意是将输入信号同步到快时钟域，因此在打拍时敏感信号列表里是目标快时钟域 补充：2级触发器还可以用来检测信号上升沿或下降沿

设计文件

module cdc_m_k (
    input clk_a,//10M
    input clk_b,//100M
    input rst_n,
    input pulse_in_a,
    output pulse_out_b
);

reg reg_in_1;
reg reg_in_2;

always @(posedge clk_b or negedge rst_n)  begin
    if(!rst_n)begin
        reg_in_1