多周期MIPS的Verilog设计

所有控制信号在ID阶段生成，在IF阶段操作：
IR=IMEM[PC]；
NPC=PC+4；
在ID阶段操作：
生成所有控制信号；
Rs=RegFile[rs];
Rt=RegFile[rt];
Imm={{16{imm[15]}},imm}; //符号扩展
在EXE阶段操作：
ALUOut=Rs op Rt或者ALUOut=Rs + Imm;
Branch_PC=Rs+Imm