题目:设计一个序列发生器,它能产生如下序列: 010110111011110111110111111… 思路:设计两个状态S0,S1,以及两个计数器count和state_count, S0状态只持续一个周期,S1状态当且仅当state_count==count且当前状态为S1时跳转到S0,而state_count在状态为S1时递增,直到值等于count为止,因此count衡量了S1周期持续的长度,由上述序列的规律可知,count应该在每次S1状态结束时加1。 代码
module sequence_gen(
input logic clk,
input logic arst,
output logic out
);
typedef enum bit
{
S0,
S1
}State;
logic rst;
logic [31:0] count;
logic [31:0] state_count;
State state,next_state;
//
always_ff@(posedge clk,posedge clk)
if(arst)
rst
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