跨时钟域同步-结绳法

结绳法的主要思想是利用数据的边沿做时钟，将脉冲延长，直到采集到数据，然后复位。 上图是结绳法的电路示意图，这里需要注意的是，clkB域需要等待三个clkB才会在最后一个寄存器输出并完成输入端的复位。所以如果Din_clkA变化较快，即持续时间小于三个clkB(Din_clkA的频率大于clkB的1/3)，那么Din_clkA的变化将无法采样到。

代码实现

`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date: 2022/05/26 16:24:09
// Design Name: 
// Module Name: pusle_extend
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
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// Dependencies: 
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// Revision:
// Revision 0.01 - File Created
// Additional Comments:
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module pusle_extend(
input logic rst,
input logic clka,
input logic clkb,
input dina,
output doutb
    );
logic reset;
logic dina_extend;
//dina作为时钟
always@(posedge dina,posedge reset)
if(reset)
   dina_extend