SystemVerilog中常见数据类型介绍

一、常见数据类型

1）bit byte(8) int(32) shortint(16) longint(64)变量类型；
2）logic 定义变量，四态0 1 Z X，代替reg，wire；
3）void类型表示无存储；
4）var关键字表示对象是一个变量，比如 var logic[7:0] a；
5）静态变量 static 自动变量 automatic
6）用户使用typedef自定义类型
7）枚举数据类型 enum

二、枚举类型enum的使用

module  FSM(input  logic clock, resetN，
 			output logic [3:0]  control);

	enum logic[2:0] {WAITE=3’b001,LOAD=3’b010,
	                             READY=3’b100}  State, Next;
	
	always @(posedge clock, negedge resetN)
	   if(!resetN) State