最近
文章
代码仓
资源
问答
帖子
- SystemVerilog 验证-测试平台编写指南学习笔记(5):功能覆盖率
- 循环冗余校验码CRC原理与LFSR循环码编码器原理
- SystemVerilog的随机约束(Random constraints)
- XIlinx MIG 控制DDR3 SO-DIMM内存条(三):MIG IP核仿真与调试过程
- PCIe基础知识及Xilinx相关IP核介绍
- 乘法器的实现(阵列、Booth、Wallace)
- 【ug903】FPGA时序约束学习(2)-如何约束输入输出延迟
- 【ug903】FPGA时序约束学习(3)-如何约束时序例外(Timing Exception)(多周期路径、输入输出延迟、虚假路径、最大最小延迟)
- 【ug903】FPGA时序约束学习(4)-如何约束跨时钟域(Clock domain crossing,CDC)
- Modelsim搭建只有driver的UVM验证平台