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chisel相比verilog优势之二：高级参数化---diplomacy机制
2021-10-02
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Vivado HLS 学习笔记
2021-10-04
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跨时钟域同步2---单bit信号同步实战(快到慢+慢到快)
2021-10-08
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Verilog 图像数据时序生成(timing_gen/output)
2021-10-16
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SPI协议的数据读写实现(spi_slave)
2021-10-19
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基于Vivado MIG IP核的DDR3读写实验(top_rom_ddr/ddr_top)
2021-10-27
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跨时钟域同步3---多bit信号同步(延迟采样法/慢到快)
2021-10-29
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Verilog RTL 级低功耗设计
2021-11-22
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Verilog 流水线设计
2021-12-09
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时钟抖动(Jitter)和时钟偏斜(Skew)
2021-12-10
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